数字逻辑与VHDL设计

1 (p0-1): 第1章 设计概念
1 (p0-2): 1.1 数字硬件
2 (p0-3): 1.1.1 标准芯片
3 (p0-4): 1.1.2 可编程逻辑器件
3 (p0-5): 1.1.3 全定制设计芯片
4 (p0-6): 1.2 设计过程
5 (p0-7): 1.3 数字硬件的设计
5 (p0-8): 1.3.1 基本设计周期
6 (p0-9): 1.3.2 数字硬件单元的设计
8 (p0-10): 1.4 本书的逻辑电路设计
9 (p0-11): 1.5 理论与实际
10 (p0-12): 参考文献
11 (p0-13): 第2章 逻辑电路导论
11 (p0-14): 2.1 变量与函数
13 (p0-15): 2.2 反相
14 (p0-16): 2.3 真值表
14 (p0-17): 2.4 逻辑门与网络
15 (p0-18): 2.4.1 逻辑网络的分析
17 (p0-19): 2.5 布尔代数
20 (p0-20): 2.5.1 文氏图
22 (p0-21): 2.5.2 记号与术语
22 (p0-22): 2.5.3 运算的优先级
23 (p0-23): 2.6 用与门、或门和非门进行综合
25 (p0-24): 2.6.1 积之和形式与和之积形式
28 (p0-25): 2.7 设计实例
28 (p0-26): 2.7.1 三路灯控制
30 (p0-27): 2.7.2 多路器电路
31 (p0-28): 2.8 CAD工具简介
31 (p0-29): 2.8.1 设计输入
33 (p0-30): 2.8.2 综合
34 (p0-31): 2.8.3 功能模拟
34 (p0-32): 2.8.4 小结
35 (p0-33): 2.9 VHDL简介
36 (p0-34): 2.9.1 用VHDL表示数字电路
36 (p0-35): 2.9.2 如何写简单VHDL代码
38 (p0-36): 2.9.3 如何写VHDL代码
39 (p0-37): 习题
39 (p0-38): 2.10 结论
42 (p0-39): 参考文献
43 (p0-40): 第3章 实现技术
43 (p0-41): 3.1 晶体管开关
45 (p0-42): 3.2 NMOS逻辑门
48 (p0-43): 3.3 CMOS逻辑门
52 (p0-44): 3.3.1 逻辑门电路的速度
52 (p0-45): 3.4 负逻辑系统
54 (p0-46): 3.5.1 7400系列标准芯片
54 (p0-47): 3.5 标准芯片
56 (p0-48): 3.6 可编程逻辑器件
56 (p0-49): 3.6.1 可编程逻辑阵列PLA
58 (p0-50): 3.6.2 可编程阵列逻辑PAL
60 (p0-51): 3.6.3 对PLA和PAL编程
61 (p0-52): 3.6.4 复合可编程逻辑器件CPLD
63 (p0-53): 3.6.5 现场可编程门阵列
67 (p0-54): 3.6.6 使用CAD工具在CPLD和FPGA中实现电路
67 (p0-55): 3.7 客户定制芯片、标准单元和门阵列
69 (p0-56): 3.8 实际特性
70 (p0-57): 3.8.1 金属氧化物场效应晶体管的制造和特性
72 (p0-58): 3.8.2 MOSFET的导通电阻
73 (p0-59): 3.8.3 逻辑门的电平
74 (p0-60): 3.8.4 噪声容限
75 (p0-61): 3.8.5 逻辑门的动态运行
77 (p0-62): 3.8.6 逻辑门的功耗
79 (p0-63): 3.8.7 通过晶体管开关传送1和0
80 (p0-64): 3.8.8 逻辑门的扇入和扇出
84 (p0-65): 3.9 传输门
85 (p0-66): 3.9.2 多路器电路
85 (p0-67): 3.9.1 异或门
86 (p0-68): 3.10 可编程器件（SPLD,CPLD和FPGA）的实现细节
91 (p0-69): 3.10.1 FPGA的实现
92 (p0-70): 3.11 结束语
93 (p0-71): 习题
100 (p0-72): 参考文献
101 (p0-73): 第4章 逻辑函数的优化实现
101 (p0-74): 4.1 卡诺图
107 (p0-75): 4.2 最小化的策略
108 (p0-76): 4.2.1 名词术语
109 (p0-77): 4.2.2 最小化过程
111 (p0-78): 4.3 和之积形式的最小化
113 (p0-79): 4.4 不完全规定函数
114 (p0-80): 4.5 多输出电路
116 (p0-81): 4.6 与非门和或非门组成的逻辑网络
118 (p0-82):…